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楼主: avic

【黑金原创教程】Verilog HDL那些事儿--时序篇 完整版

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dextero11 发表于 2018-12-26 09:12:35 | 显示全部楼层
时序篇 完整版都讲的设计么内容啊
17083240587 发表于 2018-12-27 11:26:21 | 显示全部楼层
赞一个,定一个
王不哭 发表于 2018-12-29 09:58:09 | 显示全部楼层
《Verilog HDL那些事儿--时序篇》已经连载完成,下面链接,包含教程,源程序。
y1013003539 发表于 2018-12-30 20:44:52 | 显示全部楼层
GANXIE TIZHUDEFENXIANG
李九日 发表于 2019-1-14 18:13:28 | 显示全部楼层
学习一下,谢谢分享
wqw_123 发表于 7 天前 | 显示全部楼层
顶顶顶顶顶顶顶顶顶顶
13667287885 发表于 6 天前 | 显示全部楼层
新人,来学习学习
yaolh 发表于 4 天前 | 显示全部楼层
学习学习学习
sy481753 发表于 前天 15:02 | 显示全部楼层
支持了,**看看。
蒙奇D小鬼 发表于 前天 19:52 | 显示全部楼层
dddddddddddddddddddddddddddddddddddd
TANYI 发表于 昨天 10:06 | 显示全部楼层
xuexixuexi
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