最专业的FPGA ZYNQ论坛--黑金动力社区

 找回密码
 注册
楼主: avic

【黑金原创教程】【FPGA那些事儿-驱动篇I 】实验十九:SDRAM模块② — 多字读写

[复制链接]
guliangtian 发表于 2015-4-8 17:13:29 | 显示全部楼层
想下下来看看
blackgold 发表于 2015-4-8 20:13:48 | 显示全部楼层
折腾了好久,最后死在时序上了,求解啊
tmmdh 发表于 2015-4-8 23:39:44 | 显示全部楼层
以前的教程很不错,这个很期待
huanghaian 发表于 2015-4-9 15:22:30 | 显示全部楼层
本帖最后由 huanghaian 于 2015-4-9 15:25 编辑

我想问下:verilog HDL那些事——第3章,里面的实验18,好像那个刷新时间是计算错了吧!还有为啥那个刷新周期我都去掉了,数据还是可以正常接收?不是会掉电吗?

本帖子中包含更多资源

您需要 登录 才可以下载或查看,没有帐号?注册

x
huanghaian 发表于 2015-4-9 15:26:22 | 显示全部楼层
20MHZ的频率,100应该是5us呀!还有我把整个模块都去掉了吗,为啥数据还是正确的?
4050801 发表于 2015-4-9 17:19:29 | 显示全部楼层
想看看,谢谢啦
maswangy 发表于 2015-4-9 20:49:41 | 显示全部楼层
谢谢楼主分享
姜尧山 发表于 2015-4-10 14:18:04 | 显示全部楼层
谢谢,学些学习!
cyclone-study 发表于 2015-4-10 15:35:56 | 显示全部楼层
看能不能看明白
zhangjinren0218 发表于 2015-4-10 21:00:30 | 显示全部楼层
全是我想要的
您需要登录后才可以回帖 登录 | 注册

本版积分规则

QQ|@2009-2016 芯驿电子科技(上海)有限公司|小黑屋|手机版|Archiver|黑金动力社区 ( 沪ICP备11013590沪公网安备 31011702000003号 举报投诉电话:15300558155

GMT+8, 2019-4-25 00:57 , Processed in 0.073026 second(s), 14 queries , Gzip On.

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回复 返回顶部 返回列表