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查看: 402|回复: 7

黑金spartan6开发板的PLL_IP例程问题

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dammon 发表于 2017-1-11 13:41:33 | 显示全部楼层 |阅读模式

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请问.这段代码的DDR2 部分是怎么设置得来的?直接复制这段代码就可以用吗?还是也添加什么类似于PLL的IP?


`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Module Name:    pll_test
//////////////////////////////////////////////////////////////////////////////////
module pll_test(
                input clk,
                input rst_n,
                                         output clk_out           //pll clock output

    );

wire locked;
wire pll_clk_o;

/////////////////////PLL IP 调用////////////////////////////
pll_ip pll_ip_inst
   (// Clock in ports
    .CLK_IN1(clk),            // IN 50Mhz
    // Clock out ports
    .CLK_OUT1(pll_clk_o),     // OUT 25Mhz
    .CLK_OUT2(),              // OUT 50Mhz
    .CLK_OUT3(),              // OUT 75Mhz
    .CLK_OUT4(),              // OUT 100Mhz         
    // Status and control signals         
    .RESET(~rst_n),// IN
    .LOCKED(locked));      // OUT
         

///////////////调用ODDR2使时钟信号通过普通IO输出//////////////////          
ODDR2 #(
      .DDR_ALIGNMENT("NONE"),     // Sets output alignment to "NONE", "C0" or "C1"
      .INIT(1'b0),                // Sets initial state of the Q output to 1'b0 or 1'b1
      .SRTYPE("SYNC")             // Specifies "SYNC" or "ASYNC" set/reset
       ) ODDR2_inst (
      .Q(clk_out),                // 1-bit DDR output data
      .C0(pll_clk_o),             // 1-bit clock input
      .C1(~pll_clk_o),            // 1-bit clock input
      .CE(1'b1),                  // 1-bit clock enable input
      .D0(1'b1),                  // 1-bit data input (associated with C0)
      .D1(1'b0),                  // 1-bit data input (associated with C1)
      .R(1'b0),                   // 1-bit reset input
      .S(1'b0)                    // 1-bit set input
    );          
          

endmodule

123456.png
老马歌 发表于 2017-1-11 13:55:49 | 显示全部楼层
这里用的是XILINX的原语,直接使用就可以了。
原语使用自己上网查一下,或者参考附件的文档

xilinx原语的使用方法.pdf

2.6 MB, 下载次数: 591

 楼主| dammon 发表于 2017-1-11 14:11:06 | 显示全部楼层
老马歌 发表于 2017-1-11 13:55
这里用的是XILINX的原语,直接使用就可以了。
原语使用自己上网查一下,或者参考附件的文档

谢谢。请问教程里是先添加的IP。后添加的.V文件。后添加.V怎么让之前的IP文件在.V文件下啊。
222333.png
333444.png
bozai 发表于 2017-1-11 14:20:37 | 显示全部楼层
dammon 发表于 2017-1-11 14:11
谢谢。请问教程里是先添加的IP。后添加的.V文件。后添加.V怎么让之前的IP文件在.V文件下啊。

你顶层调用了  它自动就在下面了
 楼主| dammon 发表于 2017-1-11 14:35:39 | 显示全部楼层
本帖最后由 dammon 于 2017-1-11 14:44 编辑
bozai 发表于 2017-1-11 14:20
你顶层调用了  它自动就在下面了

谢啦。。。。。。。。。。
 楼主| dammon 发表于 2017-1-11 14:44:18 | 显示全部楼层
bozai 发表于 2017-1-11 14:20
你顶层调用了  它自动就在下面了

知道了 谢谢
shipping 发表于 2017-5-23 20:22:49 | 显示全部楼层
顺便问一下,为什么被例化的module pll_ip没看到在哪定义呢?怎么就直接将其例化了?
shipping 发表于 2017-5-23 20:31:03 | 显示全部楼层
还有,这个实验不能仿真看到波形吗?
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