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[ax7102第11部分]DDR3,新学vivado软件,求教

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zj635315280 发表于 2017-6-26 15:13:33 | 显示全部楼层 |阅读模式
本帖最后由 zj635315280 于 2017-6-26 15:16 编辑

1.我按照开发板verilog教程做的生成的ddr3_example工程到这一步:

偶尔能够正常生成,大多数时候都会弹出一个对话框如下图

请问这是怎么回事呀?
2.即使正常生成了example工程,工程里面的约束文件也是空的(没任何实质内容),请问这又是怎么回事啊?求教

3. 我用ISE生成DDR3的ipcore后,在ip核线面的文件夹就能找到约束文件(ucf和xdc都有),但是在vivado里面就找不到,请问这是vivado里面没有,还是我自己不熟悉软件导致的?

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小计地盘 发表于 2017-6-26 17:26:43 | 显示全部楼层
直接在这个example路径搜索。xdc文件,应该能找到一或者两个文件,其中有一个是引脚约束,不过是推荐约束而已。
 楼主| zj635315280 发表于 2017-6-27 20:14:22 | 显示全部楼层
小计地盘 发表于 2017-6-26 17:26
直接在这个example路径搜索。xdc文件,应该能找到一或者两个文件,其中有一个是引脚约束,不过是推荐约束而 ...

找到了,谢谢
xiaochang1 发表于 2018-11-30 14:09:39 | 显示全部楼层
你好,我买了ZYNQ7010,想学习DDR3,只找到一个程序,请问你的DDR3例程是按照那个程序和教程做出来的,有资料的连接能分享一下吗,谢谢
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