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为什么时钟为50Mhz的FPGA可以**GMII 125MHz的数据?

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zbc728 发表于 2018-11-27 12:06:48 | 显示全部楼层 |阅读模式

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我对Ethernet_test.v模块中有一些疑问:
1. "assign e_gtxc=e_rxc"使得e_gtxc的时钟是多少?前面写的是"input e_rxc, //125Mhz ethernet gmii rx clock"和"output e_gtxc, //25Mhz ethernet gmii tx clock",那assigh之后e_gtxc时钟为什么会变成25M?
2. 如果PHY**e_rxd的周期是125MHz(千兆以太网),为什么时钟速率为50MHz的FPGA能够**其数据?
schhqq 发表于 2019-1-15 13:55:09 | 显示全部楼层
首先第一点:网络数据如果是满符合一直发,FPGA如果以50Mhz来接收再处理数据,肯定会丢包,这个毫无疑问,但是为什么现实没有呢?就是因为网络数据不可能是满负荷工作,协议里面就会有帧间隙,其次就是数据也不可能一点间断都没有,所以如果你想要一段时间一点数据都不丢,那就需要你计算你一下你的RAM,保证传来的数据是完整不丢包
hyhyx1 发表于 3 天前 | 显示全部楼层
是不是有倍频啊?
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