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关于FPGA浮点除法器IP核的问题

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Sre_lucifer 发表于 2018-11-30 22:33:44 | 显示全部楼层 |阅读模式
我程序里需要使用一个归一化的除法,分母是4,分子我现在假定是5,然后我使用quartus2的浮点除法IP核进行运算,仿真结果如图1的div_r,结果是1.25左右是没有问题的;但是我fpga上跑的时候使用singaltap采集回来的除法结果如第二张图所示居然是这个数字,请问一下大家这个是什么原因啊?为什么仿真可以实际除法却有问题?fpga我使用的是EP4CE15,黑金DB4CE15开发板,除法器的实际时钟输入我设定的是150MHZ,也尝试过50Mhz,都是错误结果输出。

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