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关于Qsys生成后,编译出现的一些警告的请教

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龙行tianxia123 发表于 2018-12-21 10:03:34 | 显示全部楼层 |阅读模式

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本帖最后由 龙行tianxia123 于 2018-12-21 10:04 编辑

Warning (10037): Verilog HDL or VHDL warning at d006qsys_cpu.v(1798): conditional expression evaluates to a constant
Warning (10037): Verilog HDL or VHDL warning at d006qsys_cpu.v(1800): conditional expression evaluates to a constant
Warning (10858): Verilog HDL warning at altera_mult_add_rtl.v(695): object systolic_adder_output used but never assigned
Warning (12020): Port "jdo" on the entity instantiation of "the_d006qsys_cpu_nios2_oci_itrace" is connected to a signal of width 38. The formal width of the signal in the module is 16.  The extra  bits will be ignored.

以上警告都在quartus 库模块内部。不知道产生的原因以及消除的办法。请各位路过大侠,不吝赐教。





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