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ZYNQ7010中FPGA部分IO的LVDS模式问题

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Damon 发表于 2018-12-29 23:07:27 | 显示全部楼层 |阅读模式

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想输出一路LVDS信号,在其他一些FPGA上已试验成功,偏只ZYNQ一直没有成功。
verilog:
  1. `timescale 1ns / 1ps
  2. module lvds_test(   
  3.     sys_clk,
  4.     sys_rst,
  5.     signal_out_p,
  6.     signal_out_n,
  7.     led
  8. );

  9. input sys_clk,sys_rst;
  10. output signal_out_p,signal_out_n;
  11. output led;

  12. reg[31:0] clk_cnt;
  13. always @ (posedge sys_clk) begin
  14.     if(!sys_rst) clk_cnt <= 32'd0;
  15.     else begin
  16.         if(clk_cnt == 32'd100_000_000) clk_cnt <= 32'd0;
  17.         else clk_cnt <= clk_cnt+1'b1;
  18.     end
  19. end

  20. assign led=(clk_cnt >= 32'd50_000_000) ? 1 : 0;

  21. OBUFDS #(.IOSTANDARD("LVDS_25"))
  22. lvds_signal_out(
  23.     .I(led),
  24.     .O(signal_out_p),
  25.     .OB(signal_out_n)
  26. );
  27. endmodule
复制代码
约束:
  1. set_property IOSTANDARD LVDS_25 [get_ports signal_out_p]
  2. set_property IOSTANDARD LVDS_25 [get_ports signal_out_n]
  3. set_property IOSTANDARD LVCMOS33 [get_ports led]
  4. set_property IOSTANDARD LVCMOS33 [get_ports sys_clk]
  5. set_property IOSTANDARD LVCMOS33 [get_ports sys_rst]

  6. set_property PACKAGE_PIN D19 [get_ports signal_out_p]
  7. set_property PACKAGE_PIN D20 [get_ports signal_out_n]
  8. set_property PACKAGE_PIN T17 [get_ports sys_rst]
  9. set_property PACKAGE_PIN U18 [get_ports sys_clk]
  10. set_property PACKAGE_PIN W18 [get_ports led]
复制代码
结果:
led输出方波正常,差分信号没有。

请教这是什么情况呢?
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