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如CI迷人 发表于 2019-3-21 15:56:17 | 显示全部楼层 |阅读模式
在block design后,进行validate design,出了两个错误和两个警告,但是我搞不懂是哪里出错了,求大神帮我看看,指认一下错误,谢谢各位大佬,图一是我设计的block,用ad7606对模拟信号进行转换,图2是报错的内容,谢谢啦!

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