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[zynq7100]axi master驱动DDR问题,awvalid正常,但始终没有awready信号

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ddp510 发表于 2019-7-8 16:51:18 | 显示全部楼层 |阅读模式

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各位大神,小弟刚开始接触axi和vivado平台(使用的vivado2017.4),现在自己编写了一个axi master模块程序,并使用该模块连接至logic端的DDR3 axi slaver接口,期望使用自己编写的AXI master模块通过axi完成DDR的读写过程,当前单独axi master模块程序仿真的信号时序正确,但在开发板上在线调试时发现axi master模块发出awvalid和地址信号后,始终无法接收到来自DDR的AXI slaver端的awready信号,从而导致程序无法继续向下运行,现附上工程文件和在线调试截图,麻烦各位帮我看一下,急~~~感谢各位!
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